若何赓续收缩晶体管、鼓舞先进制程工艺，是当下半导体行业集体齐在勤勉的事情，其中一大关节便是寻找新的、更理念念的晶体管材料。

2025年度的IEEE海外电子器件会议(IEDM)上，Intel、Intel Foundry的团队就展示了三种远景光明的MIM堆叠材料，诀别是：铁电铪锆氧化物(HZO)、氧化钛(TiO)、钛酸锶(STO)。

其中，后两者齐属于超高K材料。

它们齐是用于片上去耦电容的金属-绝缘体-金属(MIM)，此次摧毁性的阐明有望措置先进工艺中的一个关节挑战，也便是在晶体管络续收缩的同期，保抓寂静的供电。

三种新材料齐不错期骗在深槽电容结构中，况且与模范的芯片后端制造工艺兼容，也便是能平直用于现存居品线。

它们不错大幅度种植平面电容值，能作念到每平素微米60-98飞法拉（fF/μm2），同期可靠性高出超卓，走电水平比业界方向低了足足1000倍——严格来说是裁减到1/1000。

同期，它们不会捐躯可靠性方向，包括电容漂移、击穿电压。

大会上，Intel Foundry的议论东谈主员还探讨了其他先进工艺话题，包括：

－ 超薄GaN芯粒技能：

Intel展示了基于300毫米晶圆的功能完好的氮化镓(GaN)芯粒，厚度惟有19微米，还不如一根东谈主类头发，同期配有完好的集成数字截止电路库，有望措置下一代高性能电力、射频(RF)电子器件在供电、成果方面的挑战。

－ 静默数据诞妄：

传统制造测试会遗漏一些关节颓势，导致数据中心处理器出现静默数据损坏，因此需要取舍千般化的功能测试作为，确保大领域部署的可靠性。

－ 2D FET的可靠性：

即二维场效应晶体管。Intel与维也纳工业大学合营，探讨了二维材料(比如如二硫化钼)在将来能否取代硅，用于袖珍化的晶体管。

－ 2D FET的取舍性边际工艺：

Intel与IMEC合营，改良了用于源极和漏极构兵变成和栅极堆叠集成的技能模块，裁减了等效氧化层厚度(EOT)，兼容现存晶圆厂。

－ CMOS微缩：

Intel与韩国首尔大学合营，探讨了互补金属氧化物半导体(CMOS)微缩技能的最新阐明，包括若何通过均衡功耗、性能和面积，后头供电集结，沟通工艺协同优化(DTCO)，鼓舞半导体技能赓续发展，闲适AI和HPC的算力需求。